Durchbruch bei SRAM- und Flash-Speichern

Die Unternehmen werden ihre Forschungsergebnisse während des ‘International Electron Device Meetings’ (IEDM) in San Francisco vorstellen, der Halbleiterkonferenz des Berufsverbands IEEE (Institute of Electronics and Electrical Engineers).

Bei Intel geht es im Wesentlichen um ein neues Transistor-Design, mit dem Prozessoren mit deutlich höherer Speicherkapazität gebaut werden können. Im Mittelpunkt steht dabei eine Technologie namens ‘Floating-Body Cell’, die die Dichte des Cache-Speichers verbessern soll. Bisher werden für den Cache-Speicher SRAM-Zellen (static RAM) verwendet – dabei werden jedoch sechs Transistoren benötigt, um eine Zelle zu bilden und darauf  ein Bit Information zu speichern.

Das erklärte Ziel ‘ein Transistor pro Bit’ könnte zwar mit DRAM-Technologie (dynamic RAM) erreicht werden – allerdings treibt das bei den immer größer werdenden Speicherblöcken auf dem Prozessorchip auch den Stromverbrauch dramatisch in die Höhe. Deshalb hat bereits Toshiba zusammen mit der University of California in Berkely intensiv im Bereich Floating-Body Cell geforscht – Hauptproblem waren hier allerdings unterschiedlich dicke Oxid-Schichten der Transistoren, die eine Vereinigung auf einem Chip unmöglich machten.

Intel habe dieses Problem nun gelöst, sagte der zuständige Forschungschef Mike Mayberry im Vorfeld der offiziellen Präsentation. Drehungen der Floating-Body Cell und zwei Gates spielten dabei eine entscheidende Rolle. Eine Reihe von Fragen bleiben freilich noch offen. Beispielsweise hat Intel bisher nur mit Silizium auf einem Nichtleiter geforscht – ein Ansatz, den das Unternehmen normalerweise meidet, dafür aber von IBM und AMD verstärkt eingesetzt wird.

IBM will derweil gemeinsam mit dem Infineon-Spin-off Qimonda und dem Flash-Spezialisten Macronix ebenfalls auf der IEDM mit einer Art “Flash-Killer” für Furore sorgen. Der Prototyp ist nach Angaben des Konzerns 500 Mal schneller als ein herkömmlicher Flash-Speicher. Dabei benötige die Lösung nur halb so viel Energie und könne auch für den Bau von ultra-dünnen Produkten eingesetzt werden.

Im Mittelpunkt steht hier ein neuer Phase-Change-Speicherbaustein mit einem Querschnitt von 3 auf 20 Nanometern. Die Ergebnisse deuteten außerdem darauf hin, dass es mit der neuen Technik möglich sein werde, das Mooresche Gesetz einzuhalten – also eine Verdoppelung der Leistung alle 18 Monate bei gleichzeitiger Verkleinerung der Chips. Die neue Legierung wurde mit Hilfe von mathematischen Simulationen entwickelt. Nähere Details wurden im Vorfeld der Konferenz nicht veröffentlicht.

“Nach Ansicht vieler Experten stehen der Flash-Technologie wegen ihrer beschränkten Skalierbarkeit in naher Zukunft bereits große Probleme bevor”, so T. C. Chen, Vice President des Bereichs Science & Technology von IBM Research. “Gemeinsam ist es uns jetzt gelungen, ein neues Material für Phase-Change-Speicher zu entwickeln, das auch bei extremer Miniaturisierung hohe Leistungen bietet, und damit den Grundstein für die Entwicklung von marktreifen Phase-Change-Speichern legt, die für viele Applikationen hoch interessant sind.”