Press release

RISC-V Foundation kündigt Agenda für RISC-V Workshop in Zürich an

Redaktion,
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Präsentiert von Businesswire

RISC-V Foundation:

WO: ETH Zürich, Gloriastrasse 35, CH 8092 Zürich, Schweiz

WANN: Dienstag, 11. Juni bis Donnerstag, 13. Juni 2019

WAS: Der RISC-V Workshop Zürich präsentiert das offene, expansive
und internationale RISC-V-Ökosystem. Auf der Veranstaltung werden
aktuelle und zukünftige Projekte und Implementierungen vorgestellt, die
die zukünftige Entwicklung der freien und offenen
RISC-V-Befehlssatzarchitektur (ISA) beeinflussen, wobei der Schwerpunkt
auf der Dynamik und dem Wachstum der RISC-V Foundation in Europa und
darüber hinaus liegt.

Die Veranstaltung umfasst zwei volle Tage mit Vorträgen und Updates über
die RISC-V-Architektur, kommerzielle und Open-Source-Implementierungen,
Software und Silizium, Vektoren und Sicherheit, Anwendungen und
Beschleuniger, Simulationsinfrastruktur und vieles mehr. Zu den
Mitgliedern der RISC-V Foundation, die auf dem Workshop referieren,
gehören: AdaCore, CEA, CloudBEAR, Dover Microsystems, Draper Labs,
Embecosm, ETH Zürich, Hex Five Security, Huawei, Microchip Technology,
OneSpin Solutions, Princeton University, Qamcom Research & Technology,
Rambus, SiFive, Syntacore und Western Digital. Am dritten Tag der
Veranstaltung finden Sitzungen für die Mitglieder der RISC-V Foundation
statt.

Dienstag, 11. Juni 2019:

  • Das Steuern der Zukunft von RISC-V

    • Wann: 9:00 – 09:15 UHR MESZ
    • Wer: Calista Redmond, RISC-V Foundation
  • Energieeffizientes Computing von Exascale bis Mikrowatt: Der RISC-V
    Spielplatz

    • Wann: 9:15 – 09:40 UHR MESZ
    • Wer: Luca Benini, ETH Zürich
  • RISC-V Ansprache zur Lage der Union

    • Wann: 9:40 – 10:05 UHR MESZ
    • Wer: Krste Asanovic, UC Berkeley und SiFive
  • RISC-V Technisches Komitee-Update

    • Wann: 10:05 – 10:20 UHR MESZ
    • Wer: RISC-V Foundation
  • RISC-V Marketing-Komitee-Update

    • Wann: 10:20 – 10:35 UHR MESZ
    • Wer: Ted Marena, RISC-V Foundation und Western
      Digital
  • OpenPiton+Ariane: Der First Linux-Booting Open-Source RISC-V
    Manycore

    • Wann: 11:30 – 11:45 UHR MESZ
    • Wer: Jonathan Balkind, Princeton University; Michael
      Schaffner, ETH Zürich
  • efabless’ Raven: PicoRV32 auf einem ASIC, Open Source, Open Silicon

    • Wann: 11:45 – 12:00 UHR MESZ
    • Wer: Tim Edwards und Mohamed Kassem, efabless
      Corporation
  • PULP-NN: Eine Open-Source-Bibliothek für tief eingebettete und
    quantisierte neuronale Netzwerke (QNNs) auf einem RISC-V-basierten
    parallelen Ultra Low Power Cluster

    • Wann: 12:00 – 12:15 UHR MESZ
    • Wer: Angelo Garofalo, Universität Bologna; Luca
      Benini, ETH Zürich
  • Bit-by-Bit – Wie man 8 RISC-V-Kerne in ein 38-$-FPGA-Board einbaut

    • Wann: 12:15 – 12:30 UHR MESZ
    • Wer: Olof Kindgren, Qamcom Research & Technology
  • OpenSBI Deep Dive

    • Wann: 13:30 – 13:55 UHR MESZ
    • Wer: Anup Patel, Western Digital
  • Sicherer Bootloader für RISC-V

    • Wann: 13:55 – 14:10 UHR MESZ
    • Wer: David Garske und Daniele Lacamera, wolfSSL Inc.
  • Ein Open-Source-Ansatz zur Systemsicherheit

    • Wann: 14:10 – 14:25 UHR MESZ
    • Wer: Helena Handschuh, RISC-V Foundation und Rambus
  • 60 Sekunden Poster-Vorschau-Sitzungen

    • Wann: 14:25 – 14:50 UHR MESZ
  • PolarFire SoC: eine sichere, heterogene Rechenplattform mit
    niedriger Latenz für den Randbereich

    • Wann: 15:20 – 15:45 Uhr MESZ
    • Wer: Ted Speers, Microchip Technology
  • CHIPS Alliance – eine offene Hardware-Gruppe

    • Wann: 15:45 – 16:00 UHR MESZ
    • Wer: Yunsup Lee, SiFive
  • PULP-Plattform: Was kommt als nächstes?

    • Wann: 16:00 – 16:15 UHR MESZ
    • Wer: Frank Gürkaynak, ETH Zürich
  • Überbrückung der Lücke in den RISC-V-Speichermodellen

    • Wann: 16:15 – 16:30 UHR MESZ
    • Wer: Stefanos Kaxiras, Uppsala University und Eta
      Scale AB; Alberto Ros, Universität Murcia und Eta Scale AB
  • Der erste weltraumtaugliche Klessydra RISC-V Mikrocontroller, der
    auf einem Satelliten gestartet wird

    • Wann: 16:30 – 16:45 UHR MESZ
    • Wer: Mauro Olivieri, Spercomputing Center Sapienza
      Universität Rom und Barcelona; Luigi Blasi und Francesco Vigli,
      Sapienza Universität Rom
  • Was du simulierst, ist das, was du synthetisierst: Entwurf eines
    RISC-V-Kerns aus C++-Spezifikationen

    • Wann: 16:45 – 17:00 UHR MESZ
    • Wer: Simon Rokicki und Olivier Sentieys, INRIA
  • Updates von Arbeitsgruppen der RISC-V Foundation

    • Wann: 17:00 – 18:00 Uhr MESZ
    • Wer: RISC-V Foundation

Mittwoch, 12. Juni 2019:

  • RISC-V Software-Lage

    • Wann: 9:25 – 09:50 UHR MESZ
    • Wer: Palmer Dabbelt, SiFive
  • Open Source Compiler Tool Chains für RISC-V

    • Wann: 9:50 – 10:15 UHR MESZ
    • Wer: Jeremy Bennett, Embecosm
  • Ermöglichung der RISC-V-Entwicklung mit QEMU

    • Wann: 10:15 – 10:30 UHR MESZ
    • Wer: Alistair Francis, Western Digital
  • Aufbau von besseren weichen RISC-V-IP-Kernen durch
    Mi-V-Verifizierung und Konformitätstests

    • Wann: 11:00 – 11:25 UHR MESZ
    • Wer: Stuart Hoad, Microchip Technology
  • Einbetten von TM: Eine kostenlose Benchmark-Suite für Embedded
    Computing von einer akademisch-industriellen Genossenschaft (Auf dem
    Weg zum längst überfälligen und verdienten Untergang von Dhrystone)

    • Wann: 11:25 – 11:50 UHR MESZ
    • Wer: David Patterson, RISC-V Foundation; Jeremy
      Bennett, Embecosm
  • Entwicklung mit FreeRTOS und RISC-V

    • Wann: 11:50 – 12:15 UHR MESZ
    • Wer: Richard Barry, AWS
  • Aktivierung der RISC-V-Fähigkeit im Cloud Computing

    • Wann: 12:15 – 12:30 UHR MESZ
    • Wer: Zhipeng Huang, Huawei
  • SweRV (RISC-V) Debug, Trace und On-Chip Analytik für SOC

    • Wann: 13:30 – 13:45 UHR MESZ
    • Wer: Sesibhushana Rao Bommana und Mukesh Panda,
      Western Digital
  • TestRIG: Mit RVFI-DII die „Testlücke“ zwischen Spezifikation und
    Implementierung beseitigen

    • Wann: 13:45 – 14:00 UHR MESZ
    • Wer: Jonathan Woodruff, Universität Cambridge
  • Formale Überprüfung von PULPino und anderen RISC-V SoCs

    • Wann: 14:00 – 14:15 UHR MESZ
    • Wer: Nicolae Tusinchi und Sven Beyer, OneSpin
      Solutions
  • Ada & PolarFire SoC, eine Soft- und Hardwarelegierung für
    Sicherheit und Schutz

    • Wann: 14:15 – 14:30 UHR MESZ
    • Wer: Fabien Chouteau, AdaCore; Pierre Selwan,
      Microsemi, ein Unternehmen für Mikrochips
  • Aufbau sicherer Systeme mit RISC-V und Rust

    • Wann: 14:30 – 14:45 UHR MESZ
    • Wer: Arun Thomas, Draper Labs
  • 60 Sekunden Poster-Vorschau-Sitzungen

    • Wann: 14:45 – 15:15 UHR MESZ
  • Ein Open-Source-API-Vorschlag für eine Multi-Domain RISC-V Trusted
    Execution-Umgebung

    • Wann: 15:45 – 16:10 UHR MESZ
    • Wer: Cesare Garlati, Hex Five Security
  • Schutz der RISC-V-Prozessoren vor physischen Angriffen

    • Wann: 16:10 – 16:25 UHR MESZ
    • Wer: Mario Werner, Technische Universität Graz
  • Eine Sicherheitsrichtliniendefinitionssprache, Semantik und Open
    Source Tools

    • Wann: 16:25 – 16:40 UHR MESZ
    • Wer: Greg Sullivan, Dover Microsystems; Chris
      Casinghino, Draper Labs
  • Ein intrinsisch sicherer RISC V-Prozessor

    • Wann: 16:40 – 16:55 UHR MESZ
    • Wer: Olivier Savry, CEA
  • SiFive 7-Serie RISC-V Core IP ermöglicht eingebettete Intelligenz

    • Wann: 16:55 – 17:10 UHR MESZ
    • Wer: Yunsup Lee, SiFive
  • CloudBEAR RISC-V Prozessor IP Produktlinie

    • Wann: 17:10 – 17:25 UHR MESZ
    • Wer: Alexander Kozlov, CloudBEAR
  • Die Syntacore 64bit RISC-V Core IP Produktlinie

    • Wann: 17:25 – 17:40 UHR MESZ
    • Wer: Alexander Redkin und Dmitri Gusev, Syntacore
  • Konfigurierbare LLDB-Debugger für RISC-V

    • Wann: 17:40 – 17:55 UHR MESZ
    • Wer: Wird noch bekannt gegeben

Um sich für die Veranstaltung anzumelden, besuchen Sie bitte: https://tmt.knect365.com/risc-v-workshop-zurich/purchase/select-package
Um mehr über Sponsoringmöglichkeiten zu erfahren, besuchen Sie bitte: https://tmt.knect365.com/risc-v-workshop-zurich/sponsor

Pressevertreter, die an einer Teilnahme interessiert sind, senden bitte
eine E-Mail an:risc-v@racepointglobal.com,
um Ihre kostenlose Eintrittskarte zu erhalten. Um mehr über die RISC-V
Foundation, seine freie und offene Architektur sowie die Mitgliedschaft
zu erfahren, besuchen Sie bitte: https://riscv.org.

Über die RISC-V Foundation

RISC-V (ausgesprochen “risk-five”) ist ein kostenloser und offener ISA,
der eine neue Ära der Prozessorinnovation durch offene
Standardkooperation ermöglicht. Die RISC-V Foundation wurde 2015
gegründet und umfasst mehr als 235 Mitglieder, die die erste offene
Kooperationsgemeinschaft von Software- und Hardware-Innovatoren bilden
und eine neue Ära der Prozessorinnovation einläuten. Die auf
Wissenschaft und Forschung beruhende RISC-V ISA bietet eine neue
Dimension der freien, erweiterbaren Soft- und Hardware-Freiheit in der
Architektur und ebnet den Weg für die nächsten 50 Jahre des
Computerdesigns und der Innovation.

Die RISC-V Foundation, eine von ihren Mitgliedern kontrollierte
gemeinnützige Gesellschaft, leitet die zukünftige Entwicklung und treibt
die Einführung der RISC-V ISA voran. Mitglieder der RISC-V Foundation
haben Zugang zu den RISC-V ISA-Spezifikationen und dem damit verbundenen
HW/SW-Ökosystem und beteiligen sich an deren Entwicklung.

Die Ausgangssprache, in der der Originaltext veröffentlicht wird, ist
die offizielle und autorisierte Version. Übersetzungen werden zur
besseren Verständigung mitgeliefert. Nur die Sprachversion, die im
Original veröffentlicht wurde, ist rechtsgültig. Gleichen Sie deshalb
Übersetzungen mit der originalen Sprachversion der Veröffentlichung ab.